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ag彩票登录平台_解决PCIExpress协议一致性问题

本文摘要:在研发第一块基于PCIExpress的SoC过程中,ClearSpeed公司为了在受限的时间和支出条件下保证PCIExpress协议一致性而面对重重困难。PCIExpress是一种简单的协议,具备尤其大的覆盖范围。从管理的看作,确保协议一致性没其它更佳的方法,只有使用标准驱动的检验过程。 失望的是,即使做到了上千次覆盖面积涉及场景的测试,仍尚存相当大的覆盖面积漏洞,从而使得这个方法没可预测性,成本也很高。而另外一种普通的随机测试方法也没充足的可预测性。

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在研发第一块基于PCIExpress的SoC过程中,ClearSpeed公司为了在受限的时间和支出条件下保证PCIExpress协议一致性而面对重重困难。PCIExpress是一种简单的协议,具备尤其大的覆盖范围。从管理的看作,确保协议一致性没其它更佳的方法,只有使用标准驱动的检验过程。

失望的是,即使做到了上千次覆盖面积涉及场景的测试,仍尚存相当大的覆盖面积漏洞,从而使得这个方法没可预测性,成本也很高。而另外一种普通的随机测试方法也没充足的可预测性。ClearSpeed公司开始意识到,理想的方法可以产生明显的益处:它能最小化技术开发工作量,同时最大化测试应用于掌控。

ClearSpeed公司首度使用Cadence公司获取的商用化PCIe检验IP。这种检验IP被称作UVC,包括了一致性管理系统(CMS),该系统将覆盖面积空间区分和同构到了PCIe规范。CMS还获取有限随机测试(称作测试序列)形式的一致性测试套件,用作自动获得针对每个PCIe规范部分的高功能性覆盖面积。

ClearSpeed公司还在UVC基础上创立了自己的有限随机测试套件。涉及覆盖面积在每次测试组运营之后都会展开分析,从而能确切地解读覆盖面积漏洞经常出现在什么地方,并指导新的测试不应在什么地方展开以抵达并未被覆盖面积的场景。这种方法还向ClearSpeed获取了珍爱的项目管理工具,因为它能协助解读和报告检验状态。ClearSpeed公司目前需要在每个主要的规范领域长时间地追踪覆盖面积、缺失统计资料和测试故障。

工程背景ClearSpeed公司的产品范围还包括芯片、加速器卡、机架模块、软件和反对。ClearSpeed公司的芯片、加速器卡和机架模块都可以与工业标准的x86系统一起用于。ClearSpeed公司的芯片使用C语言展开编程,并且公司向用户获取可与所有标准软件开发工具协同工作的原始IDE,如图1右图。

图1:ClearSpeed产品简要。与以前的CXS600芯片比起,主要变化如下:1.一个芯片上有两个处理器内核(MTAP)2.芯片上有一个标准的PCIe模块(比较私有PCIx模块而言)3.MTAP有多项的改良总体检验市场需求和策略图1得出了ClearSpeed产品的架构。

为了保证这个简单产品的质量,必须对以下性能展开检验:1.驱动程序代码与芯片的密切构建2.众多软件库和应用程序的构建3.与各种主机(操作系统和芯片组)环境的兼容性4.高性能和较低功率从芯片本身看,主要检验挑战是近期引进的PCIe模块。为了应付这些检验挑战,ClearSpeed公司使用了一种合适待测简单设计的先进设备检验策略。整个检验策略中有一些要点是可以具体的:1.这种检验策略是以建模为基础,并使用了覆盖面积驱动的伪随机方法。

2.用于了分层建模策略,从模块级开始,并渐渐向外拓展。3.与软件的协同建模十分最重要,它有助展出产品的正确性,并在芯片回厂时为硅片取得成功获得了良好开端。4.软件协同建模也是分层继续执行的,从驱动程序开始,仍然扩展到应用程序。

5.模块和层次体系之间的检验再行利用。6.用于检验IP。这样做到不利于充分利用该领域专家的现有科学知识,并不利于减缓测试平台的研发速度。

总的检验指导原则是在芯片研发初期从商业和技术角度取得签署证实标准。这些证实标准是客观性的,可以用于适合的准则展开测量。这样做到具备很多优点,还包括:1.需要使所有感兴趣方预先表示同意用作检验的对象。

2.需要在项目继续执行中追踪向检验签署证实方向发展的进程。3.需要创建流片时的信心。图2:ClearSpeed公司当前的CXS700架构。

为了与上述原则保持一致,预先对CSX700检验证实标准展开了定义。选取的关键指标有:1.功能覆盖面积目标:(1)优先级1覆盖面积目标超过100%(2)所有其它覆盖面积目标最少超过95%,并检查所有并未构建的覆盖面积目标。

2.撰写和反对的所有系统级测试。3.在所有能用PCIe服务器中工作的原型PCIe。4.检查缺失找到率以保证(与功能覆盖面积一起)我们正在相似所有最重要缺失早已被找到的点。

5.检查任何引人注目并未知并未修缮的问题,并评估它们的影响。下面将在上文叙述的总体检验策略框架下辩论PCIe检验策略。模块级检验图3右图是PCIe模块级测试平台。

ClearSpeed公司早已研发过图中右图的AVCI、PVCI和私有协议,因此PCIe模块明确提出了主要的检验挑战。由于我们用于的IP来自有所不同的管线PHY和端点内核供应商,因此这种挑战愈发艰难。

图3:PCIe模块级测试平台。从图3可以显现出,测试平台使用了许多UVC。除了PCIeUVC外,其它UVC都是ClearSpeed公司自己研发的。

测试平台的其它部分用于公司自己的UVC不利于创建同质的eRM一致性系统(随后的uRM和现在的OVM)。搭配第三方VIP的原因是因为:PCIe协议的复杂性;检验任务的工作量以及缺乏内部资源;VIP的成熟度;独立国家的VIP可以由与内部研发小组不相干的外部PCIe专家组研发。系统级测试系统级测试平台还包括了芯片和软件驱动堆栈。

实际的软件驱动程序基本原貌投入使用,除了在堆栈底部做到了一些改动,将要调用做进了建模环境中,并由软件驱动PCIeUVC。更加多细节请求参照图4。在本例中,驱动程序已完成与硬件对话要做到的所有事情,并且每个事务都要传输给仿真器。

这样运营一起虽然比较慢,但显然能让我们测试DMA引擎等。图4:通过设备驱动程序相连到RTL建模的软件模块。驱动程序可以相连到PCIe层上面的仿真器。

这样需要花费时间在原始建模每个PCI事务上面就可以构建对更加高层单元的建模。这对建模在处理器上运营的程序来说是十分简单的。虽然通过用于UVC可以在测试规范容许的地方(例如在一些要载入的数据中,在定义范围内的地址中)用于有限随机鼓舞,但在系统级主要应用于定向测试方法。

在系统级不存在许多现成的定向测试,主要目标是用它们拓展测试这个芯片的变化(如前所所列的)。许多vPlanning会话被维持以取得测试规范,然后我们就能追踪这些测试的构建。一旦驱动程序堆栈经验证能与RTL一起工作,就可以运营较高层的软件。

运营这些应用程序能给功能检验和性能检验带给高度的信心。在FPGA中创建PCIe原型在CSX700的研发过程中,ClearSpeed公司生产了一种基于现有硅片(CSX600)但用FPGA获取PCIe模块的产品,这样容许我们仿真PCIe模块并继续执行兼容性测试。

也就是说,我们能将被仿真的PCIe模块相连到运营各种OS的众多服务器上,从而在流片前确认兼容性问题。它还能让我们更加完全地测试带上PCIe的软件驱动程序堆栈模块。该方法可以辨识主要坐落于PCIe堆栈物理层中的缺失(FPGA中的PHY不同于我们芯片中的PHY),也让我们注意到我们相连的服务器中PCIe构建的变化数量,并促成我们提高获得很高覆盖面积的重要性:我们对覆盖面积区分优先等级,并为最低优先级对象原作100%的目标。

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然而,该方法无法辨识通过建模覆盖面积也无法找到的PHY外的任何缺失。这使我们坚信,PCIe建模中的高覆盖面积将有助获得很高的首次流片成功率。

原型的其它优势还展现出在软件开发方面。它能协助PCIe软件驱动程序远早于CSX700硅片研发出来,减缓基于CSX700的产品的上市时间。可配备的检验环境用作PCIExpress的IncisiveUVC能让用户专心于设计的任何部分或整个设计,并针对检验过程中每一阶段的类似必须优化检验环境。

IncisiveUVC一般用作在模块、芯片和系统级对PCIExpress器件展开功能检验。它也可以通过配备有选择地转录或重开各个功能模块以及功能覆盖面积和检测机制来优化特殊任务的检验。这样可以获取到检验发散的最可预测路径,并最大化在仿真器和工作站方面作出的投资报酬。

自动鼓舞产生与用于上千次定向测试的其它解决方案有所不同,用作PCIExpress的UVC使用自动鼓舞发生器来增加用户必须做到的工作量。利用包括所供序列库在内的自动化情景产生功能,用户可以覆盖面积主要协议功能以及无法抵达的情景和边界案例。通过减少少量测试,剩下的边界案例就能被一一检验。

这种方法有助用户更慢地找到更加多缺失,并让设计师有更加多的时间展开DUT的私有功能测试。CMS可以构建整个过程的自动化。用于CMS构建覆盖面积驱动的检验CMS向用户获取了可继续执行的检验计划(vPlan)。

vPlan与EnterpriseManager以及内置功能覆盖面积模型一起可以获取明晰地报告哪些被覆盖面积、还有哪些没有被覆盖面积所需的标准。这给用户获取了检验过程的路线图、发散标准以及可预测的检验过程,并向项目或管理方获取清晰的状态报告。这种方法被称作覆盖面积驱动的检验,可以协助检验人员便利地辨识覆盖面积漏洞,并将资源集中于用作DUT的有问题部分。

Cadence的再行利用方法可以较慢创建功能检验环境,保证在从模块级检验向芯片级、系统级检验移往以及衍生设计时能立刻再行利用基于UVC的环境。这种方法通过避免反复工作而节省了时间与资源。覆盖面积点的优先级区分通过用于能用来屏蔽掉与DUT牵涉到的覆盖面积区/条目的透视图(perspective),ClearSpeed公司需要只考虑到与构建有关的覆盖面积点。ClearSpeed用于以下这个透视图:端点,AER=On,VC1-7=Off,已完成器解散=Off,配备催促重试状态=Off,诱导=OffCMS容许由主要的PCIe模块TPL、TXN、DLL、PHY、PMG、SYS和CONFIG报告覆盖面积,这有助ClearSpeed公司根据技术风险区分检验工作的优先级。

我们指出物理层(PHY)不存在较高的风险,因为物理层有两个有所不同的IP供应商,而且FPGA原型测试中没覆盖面积PHY(因为FPGA用于有所不同的PHY);Powermgt是下一个最低优先级对象,因为在FPGA原型中没覆盖面积到它(由于技术容许的原因);数据链路层是下一优先等级,因为它附近PHY。我们还拒绝更加细颗粒的优先级区分:模块内的优先级区分。虽然一般来说可以用于透视图展开优先级区分,但这种方法无法符合所有必须和优先级区分的用于模型。

它缺乏更加粗的颗粒和一些对CMS专业用户(如ClearSpeed和IP开发人员)来说更加最重要的再行利用因素。一致性测试套件CMS获取的一致性测试可以使你一开始就有一个很好的基本覆盖面积,并因此而较慢启动检验工作。

ClearSpeed公司是较为早于插手的,在整个项目中也在大大自我修正(可选的覆盖面积项目和一致性测试),因此一致性测试获得的覆盖面积在项目过程中会有变化。据Cadence公司目前估算,用户通过用于现成的CMS测试套件需要超过大约70%的覆盖面积。CMS测试也能经过配备转入PCIe协议的边界案例。

然后,我们就可以写许多自己的测试来驱动UVC超过想的覆盖面积水平。本文小结上述检验方法被证实获得了相当大的顺利。这种方法基于的是标准驱动的检验,使用了第三方的VIP,远超过了我们的期望值,并顺利地对将现有IP构建入ClearSpeed芯片展开了检验。作为顺利的证明,我们在CSX700芯片上获得了首次流片顺利,成果如下:(1)顺利的一致性测试结果,还包括在2008年2月份PCIePlugFest上的所有机器中获得首次顺利。

(2)在许多服务器和芯片组上获得了100%顺利的启动周期测试结果。(3)在所有能用服务器上顺利地构建了ClearSpeed公司全套的反对OS。(4)符合所有的性能和功率目标拒绝。


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